[问答]

保持时间与建立时间

3744 时钟

问答对人有帮助，内容完整，我也想知道答案 0 如图，建立时间和保持时间都是针对的时钟沿，如图所示，时钟沿有一个上升的过程，图中虚线与clk上升沿的交点是什么？幅值的50%？还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点？ 0 保持时间_建立时间.png (21.83 KB, 下载次数: 11)
2018-11-29 00:20:02　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报平漂流相关推荐 • 什么叫建立时间,保持时间,和恢复时间 4109 • 关于数字IC的建立时间以及保持时间你想知道的都在这 2538 • 为什么触发器要满足建立时间和保持时间 2096 • FPGA实战演练逻辑篇51：建立时间和保持时间 8898 • PLL jitter 对建立时间和保持时间有什么样的影响？哪位大神给解答下 4553 • 数字电路中，建立时间和保持时间对于触发器的时钟信号有 5315 • 怎么使用采样保持威廉希尔官方网站实现运算放大器建立时间测定？ 993 • 请问怎么求这个D2触发器的建立时间和保持时间的关系呀 2585 • ADC时延和建立时间的区别是什么？ 1261 • 为什么触发器要满足建立时间和保持时间 7254 2个回答

答案对人有帮助，有参考价值 0 应该是中间点吧，其实FPGA编程时不用把这个点掐的特别准，现实中CLK时钟的上升沿是很快的最佳答案

2018-11-29 00:20:03 评论举报郑成功