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我是刚开始学FPGA，现在对其verilog语言还不是很懂。下面题目：设计一个十进制的加法计数器，功能包含复位信号，置位信号，每个时钟的正跳变沿计数器加一。计数0-99即可。请帮忙给个参考的程序。 
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module add99(clk,rst_n,out);
input clk; input rst_n; output[6:0] out; reg[6:0] out_r; always @(posedge clk or negedge rst_n) begin if(!rst_n) //低电平有效复位 out_r <= 7'b0; else if(out_r == 7'b1100011) //满99清零重新计数 out_r <= 7'b0; else out_r = out_r + 1'b1; end assign out = out_r; endmodule 没调试过，楼主自己调试一下，不行再说 |
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zhang-yuan-feng 发表于 2012-5-26 10:34 波形怎么不加？ |
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