[问答]

STM32H750 (rev.V) 从定时器触发时双交错模式是否需要更高的ADC时钟？

问答对人有帮助，内容完整，我也想知道答案 0 根据 AN5354：第 13 页/表 12：ADC 数量 = 2，分辨率 = 12，LQFP100，最大 ADC 频率为 35MHz（在 /2 分频器之前从 PLL2P 提供 70MHz）第 15 页/表 16：直接 4.38 MSPS 快速 3.83 MSPS 根据 RM 的公式：Tconv=(1.5+6.5) a=35*10^6/Tconv = 4.375 [MHz] 通过此设置，可以为 ~ 35Mhz ADC 时钟获得 ~ 8MHz 采样率（双交错 2x4MHz，连续转换）在我尝试在禁用连续转换的情况下从定时器触发 ADC 之前，这非常有效。对于 8MHz（2 x 4MHz）采样率，我需要提供大约 45MHz 左右的 ADC 时钟（来自 /2 分频器之前的 PLL2P 的 90MHz）才能正确运行。当提供较低的 ADC 时钟时，ADC 采样率会降低 1/1.5、1/2 等因子。当定时器触发事件设置采样率时，为什么 ADC 时钟必须更高？ 0
2023-1-6 07:15:22　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × wang21cj 该类别下有 47 个回答。邀请回答 chm5 该类别下有 44 个回答。邀请回答新星之火12138 该类别下有 42 个回答。邀请回答 hgimtk 该类别下有 36 个回答。邀请回答 HengDu 该类别下有 31 个回答。邀请回答可口可甜该类别下有 30 个回答。邀请回答 hwp0415229 该类别下有 30 个回答。邀请回答麻酱该类别下有 28 个回答。邀请回答 andyfly7 该类别下有 28 个回答。邀请回答 jghgfdssas 该类别下有 28 个回答。邀请回答 jiangwenwen 该类别下有 28 个回答。邀请回答 kingnet6688 该类别下有 28 个回答。邀请回答成长的小师弟该类别下有 27 个回答。邀请回答云汉007 该类别下有 27 个回答。邀请回答颜刚YanG 该类别下有 27 个回答。邀请回答柱子图宁该类别下有 27 个回答。邀请回答 bluepink 该类别下有 27 个回答。邀请回答法规处发该类别下有 27 个回答。邀请回答 ldliu 该类别下有 27 个回答。邀请回答 gXDhn 该类别下有 26 个回答。邀请回答举报 youyoulan 相关推荐 • stm32h750vbt6 v版本芯片，ADC采样速度太低 4390 • STM32H750是怎样使用双重ADC交替采集的 3227 • STM32H750 PWM怎么使用？ 820 • 请问如何用Cube生成定时器2触发双ADC同步采集并用DMA传输？ 1159 • STM32H750 BootLoader如何重刷？ 428 • stm32 AD定时器触发转换时的转换时间 8083 • STM32H750如何采集2MHZ的波形是上升沿，并且在采集到上升沿的时候进行AD采样？ 297 • 如何使用ADC定时器触发和DMA来存储数据呢？ 413 • 如何去实现ADC定时器触发+DMA双缓冲的设计呢 833 • 如何使用STM32F429定时器去触发ADC采样呢 1675 1个回答

答案对人有帮助，有参考价值 0 当 ADC 由定时器触发时，在 ADC 开始转换之前会有额外的延迟。此延迟在 STM32H7 数据表（ADC 特性表）中定义，这可以解释您看到的行为。如果您使用的是双交错模式，主设备只有在从设备完成后才会开始转换。因此，这将影响采样率。顺便说一句，双交错是为了最大性能，并在连续模式下使用。

2023-1-6 09:34:10 评论举报毕雅静