verilog写的门级d触发器做2分频用modelsim和ise仿真都无法出现波形？

2023-5-10 11:52:10 3199 D触发器计数器仿真器 Verilog

0 我用门级描述verilog写了d触发器，然后链接了q非端和d断，把输出q连接到一个计数器想做2分频，但是因为没有初始状态，波形都是x。仿真器里可以设置初始状态么？然后我给d触发器加了一个r端，使初始状态为0，但是那样我跑仿真之后仿真到第一个时钟上升沿就没有之后的波形了，可能是卡在哪个地方。计数器模块单独仿真正常。 d触发器模块如果不把d和q非端连接起来的话功能也正常。 d触发器加了r段之后可以看到第一个时钟上升沿q从0变1，之后就卡住没有图形了。代码如下： //连接计数器和2分频电路 module counter2d(out,clk,reset,r); output [7:0] out; input clk,reset,r; dff m1 (clk,q,r); counter8 m2(out,q,reset); endmodule //d触发器原理2分频门级描述 module dff(clk,q,r); output q; input clk,r; wire d; nand g1 (w1,d,clk); nand g2 (w2,w1,clk); nand g3 (q,w1,d); nand g4 (d,q,w2,r); endmodule //八位计数器 module counter8(out,clk,reset); output [7:0] out; reg [7:0] out; input reset,clk; always @(posedge clk) begin if (reset) out <= 0; else out<= out+1; end endmodule //测试testbench module tbcounter2d; reg clk,reset,r; wire out; counter2d i1(out,clk,reset,r); initial begin clk=0; forever #50 clk= !clk; end initial begin reset=1; #110 reset=0; end initial begin r=0; #30 r=1; end endmodule 1
2023-5-10 11:52:10　　评论淘帖0 举报相关推荐 • 如何用D触发器实现2分频原理 9458 • d触发器构成2分频电路 8425 • D触发器二分频的modelsim和Isim仿真 7027 • d触发器二分频为什么出现不了波形 3435 • 关于D触发器二分频的问题 1398 • d触发器四分频电路 112515 • D触发器实现二分频电路(D触发器构成的2分频电路) 80451 • 请问用D触发器做二分频电路出现这种现象是什么原因？ 6750 • D触发器组成的_2N_1_2分频电路 37 • D触发器组成的_2N_1_2分频电路 3618 1 个讨论

0 你是新手还是老手？如果是新手，先从RTL级开始吧，等你熟练了之后再学习门级的使用，一般用不到，reset是低有效，你一直让它为低时不行的，这样就一直处于复位状态了。

2023-5-10 11:52:24 评论举报 1^# qjqb