[问答]

如何减小clock skew？

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问答对人有帮助，内容完整，我也想知道答案 0 求助大神，clock skew太大，导致时序违规怎么破？时钟由DCM输出，已经过BUFG 0 已退回1积分
2016-1-14 17:00:12　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 ASD 相关推荐 • 怎么消除5ns偏斜 1654 • 如何阅读理解Spartan6数据表？ 1013 • 请问时钟信号有时钟和非时钟负载是什么意思？ 1997 • 为减少数据和时钟偏差应遵循哪些通用FPGA编码规则？ 856 • 怎么了解时序报告中的时钟偏差 3677 • create_generate_clock无法找到正确的引脚 7587 • SysBios clock的问题 2101 • 请问如何评估AD7693在器件间的偏斜(Skew)或匹配(Match)指标？ 259 • CLOCK作为外部输出控制Pin的整体延迟？ 3534 • 如何解决ILogic Clock Net上的偏差过大问题？ 803 1个回答

答案对人有帮助，有参考价值 0 首先要了解clock skew是怎么来的：clock skew的评估方式是---在这个时钟通路上所有器件的skew之和（除了负载）；假设一个100MHz时钟，一个晶振+1个buffer，那么总的skew是晶振的skew+buffer的skew。这是个硬参数，若skew不满足，最好选用skew小的晶振和buffer

2016-1-29 10:42:17 评论举报林东