完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我买了夏宇闻老师的Verilog数字系统设计教程(第四版)。 我看了第9章例9.4,想做一下这个实验。 建立了工程,Verilog文件编译成功。又生成了仿真文件。 结果一仿真出现错误: 请问高手,如何解决?谢谢! |
|
相关推荐
2个回答
|
|
我打开hardreg_run_msim_rtl_verilog.do文件 发现第十二行是:vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L maxii_ver -L rtl_work -L work -voptargs="+acc" hardreg_vlg_tst 这是哪里出错了?请指教,谢谢! |
|
|
|
和文件“hardreg_run_msim_rtl_verilog.do”没关系。
错误信息提示的是仿真需要的源文件找不到,换句话说,你指定的workspace并未包含有效的verilog文件。 换句话说,是仿真前的设置有问题。 |
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
小黑屋| 手机版| Archiver| 电子发烧友 ( 粤ICP备14022951号 )
GMT+8, 2023-5-1 04:13 , Processed in 0.918522 second(s), Total 129, Slave 110 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 深圳华秋电子有限公司
电子发烧友 (电路图) 粤公网安备 44030402000349 号 电信与信息服务业务经营许可证:粤 B2-20160233 工商网监 粤ICP备 14022951 号