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AD9914 DRG非驻留模式配置扫频连续波,SPAN打窄,噪底固定时间跳动,观察DROVER信号时序发现drover的上升沿时间不同且drover高电平持续时间会变,有大佬知道这是什么原因吗? 配置详情:2.88GHz参考,配置中频775MHz,带宽50M,DRCTRL使用同源120M时钟产生,DAC校准在2.88G稳定后5ms左右并等待DAC校准5ms后配置其他寄存器和drctrl工作; 目前信号产生是正确的,但噪底固定时间变化一直解决不了(相位) |
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2个回答
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您提到的问题可能与ADC的时钟源和校准相关。请确保ADC的时钟源和校准都正确配置,并且时钟信号的质量良好。此外,您还可以检查时钟信号的抖动情况,以确保其稳定性。如果问题仍然存在,建议您参考ADI官方文档或联系ADI威廉希尔官方网站
支持,以获取更详细的帮助和指导。
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5 条评论
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你好,我调整drctrl时序解决了上述问题,但发现每次drover拉高持续的时间不一致,大概一次60ns一次70ns左右,这大概会造成初始相位的变化,因为这是AD9914给出来的,不知如何解决
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在做基于fpga的数字示波器这个项目时,我用的是vivado平台,遇到了显示相关的问题。
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有关PL端利用AXI总线控制PS端DDR进行读写(从机wready信号一直不拉高)
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