fpga精选问答集锦

电路

本帖最后由 eehome 于 2013-1-5 10:07 编辑

　　1、什么是同步逻辑和异步逻辑? 整个设计中只有一个全局时钟称为同步逻辑。同步电路是由时序电路(寄存器和各种触发器) 和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。不同子系统使用多个时钟信号的逻辑设计称为异步逻辑。

　　2、什么是竞争与冒险现象?怎样判断?如何消除? 信号在数字电路器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。解决方法：一是添加布尔式的消去项，二是用 D 触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。

　　3、什么是亚稳态?如何解决亚稳态? 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法： 1) 降低系统时钟 2) 用反应更快的 FF 3) 引入同步机制，防止亚稳态传播 4) 改善时钟质量，用边沿变化快速的时钟信号，关键是器件使用比较好的工艺和时钟周期的裕量要大。

　　4、常用逻辑电平有哪些?TTL 与 COMS 电平可以直接互连吗? TTL，COMS，不能直连 LVDS：LVDS(Low Voltage Differential Signal)即低电压差分信号，LVDS 接口又称 RS644 总线接口，是 20 世纪 90 年代才出现的一种数据传输和接口术。 ECL：(EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路。 CML：CML 电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。

　　5、数字电路设计中，静态时序模拟和动态时序模拟各有什么优缺点? 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题;

　　6、多时域设计中，如何处理信号跨时域? 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用 FIFO，双口 RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2。这个同步器就是两级 D 触发器，其时钟为时钟域 2 的时钟。这样做是怕时钟域 1 中的这个信号，可能不满足时钟域 2 中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。

　　7、IC 设计中同步复位与异步复位有什么区别? 同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

　　8、latch 与 register 有什么区别? latch 是电平触发，register 是边沿触发，register 在同一时钟边沿触发下动作，符合同步电路的设计思想，而 latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用 latch 则会大量浪费芯片资源。

　　9、BLOCKING 和 NONBLOCKING 赋值有什么区别? 非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中

　　10、Moore 与 Mealy 状态机各有什么特征? Moore 状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化;Mealy 状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这一特点使其控制和输出更加灵活,但同时也增加了设计复杂程度。

　　11、什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求? 将几个 OC 门结构与非门输出并联，当每个 OC 门输出为高电平时，总输出才为高，这种连接方式称为线与。

　　12、如何用 D 触发器实现 2 倍分频的逻辑电路? 把 D 触发器的输出端加非门接到 D 端即可实现 2 倍分频的逻辑电路。

　　13、一个四级的 Mux，其中第二级信号为关键信号如何改善 timing? 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

　　14、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大? 和载流子有关，P 管是空穴导电，N 管电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

　　15、什么是 Setup 和 Holdup 时间? 建立时间(setup time)是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time) 是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。

　　16、如果已知 reg 的 setup,hold 时间，组合逻辑的 delay 需要在什么范围内? Delay T+T2max，T3hold>T1min+T2min

bainian_gudu · 2013-6-9 23:50:08

好帖，谢谢分享！

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