灰度图像均值滤波算法的HDL实现介绍

1.1均值滤波算法介绍

首先要做的是最简单的均值滤波算法。均值滤波是典型的线性滤波算法，它是指在图像上对目标像素给一个模板，该模板包括了其周围的临近像素（以目标象素为中心的周围8个像素，构成一个滤波模板，即去掉目标像素本身），再用模板中的全体像素的平均值来代替原来像素值。

中值滤波算法可以形象的用上述表格来描述，即对于每个3*3的阵列而言，中间像素的值，等于边缘8个像素的平均值。算法的理论很简单，对于C处理器而言，一幅640*480图像的均值滤波，可以很方便的通过数组获得3*3的阵列，但对于我们的Verilog HDL而言，着实不易。

1.23*3像素阵列的HDL实现

3*3阵列的获取，大概有以下三种方式：

（1）通过2个或3个RAM的存储，来实现3*3像素阵列；

（2）通过2个或3个FIFO的存储，来实现3*3像素阵列；

（3）通过2行或3行Shift_RAM的移位存储，来实现3*3像素阵列。

不过经验告诉大家，最方便的实现方式，非Shift_RAM莫属了，都感觉Shift_RAM甚至是为实现3*3阵列而生的！

在Quartus II中，可以利用下图方式产生，很方便：

首先介绍一下Shift_RAM，宏定义模块如下图所示：

图6‑1 QuartusII Shift_RAM IP使用界面

Shift_RAM可定义数据宽度、移位的行数、每行的深度。这里我们固然需要8Bit，640个数据每行，同时移位寄存2行即可（原因看后边）。同时选择时钟使能端口clken。详细的关于Shift_RAM的手册参数，可在宏定义窗口右上角Document中查看，如下：

手册给出了一个非常形象的移位寄存示意图，如下所示：

图6‑2移位寄存示意图

实现3*3像素阵列的大概的思路是这样子的，Shift_RAM中存2行数据，同时与当前输入行的数据，组成3行的阵列。

在Vivado中就没有类似的IP，但是难不倒我，可以利用成熟的IP核实现类似上诉的移位寄存器。

在《Image�06_OV5640_DDR3_Gray_Mean_FilterOV5640_DEMOuserlinebuffer_Wapper》

中实现的就是移位寄存器功能的IP，使用方法类似上诉QuartusII中的使用。

例化方式如下：

代码6‑1

源码VIP_Matrix_Generate_3X3_8Bit文件中实现8Bit宽度的3*3像素阵列功能。具体的实现步骤如下：

（1）首先，将输入的信号用像素使能时钟同步一拍，以保证数据与Shift_RAM输出的数据保持同步，如下：

代码6‑2

（2）接着，例化并输入row3_data，此时可从Modelsim中观察到3行数据同时存在了，HDL如下：

代码6‑3 QuartusII例化移位寄存器代码

代码6‑4 Vivado例化移位寄存器代码

在经过Shift_RAMd移位存储后，我们得到的row0_data，row1_data，row2_data的仿真示意图如下所示：

图6‑3ModelSim仿真截图

数据从row3_data输入，满3行后刚好唯一3行阵列的第一。从图像第三行输入开始，到图像的最后一行，我们均可从row_data得到完整的3行数据，基为实现3*3阵列奠定了基础。不过这样做有2个不足之处，即第一行与第二行不能得到完整的3*3阵列。但从主到次，且不管算法的完美型，我们先验证3X3模板实现的正确性。因此直接在行有效期间读取3*3阵列，机器方便快捷的实现了我们的目的。

（3）Row_data读取信号的分析及生成

这里涉及到了一个问题，数据从Shift_RAM存储耗费了一个时钟，因此3*3阵列的读取使能与时钟，需要进行一个clock的偏移，如下所示：

代码6‑5

（4）Okay，此时根据read_frame_href与read_frame_clken信号，直接读取3*3像素阵列。读取的HDL实现如下：

代码6‑6

最后得到的matrix_p11、p12、p13、p21、p22、p23、p31、p32、p33即为得到的3*3像素阵列，仿真时序图如下所示：

前面Shift_RAM存储耗费了一个时钟，同时3*3阵列的生成耗费了一个时钟，因此我们需要人为的将行场信号、像素使能读取信号移动2个时钟，如下所示：

assign matrix_frame_vsync =per_frame_vsync_r[1];

assign matrix_frame_href =per_frame_href_r[1];

assign matrix_frame_clken =per_frame_clken_r[1];

至此我们得到了完整的3*3像素阵列的模块，同时行场、使能时钟信号与时序保持一致，Modelsim仿真图如下所示：

1.3Mean_Filter均值滤波算法的实现

不过相对于3*3像素阵列的生成而言，均值滤波的算法实现反而难度小的多，只是技巧性的问题。

继续分析上面这个表格。其实HDL完全有这个能力直接计算8个值相加的均值，不过为了提升电路的速度，建议我们需要通过以面积换速度的方式来实现。So这里需要3个步骤：

（1）分别计算3行中相关像素的和；

（2）计算（1）中三个结果的和；

在（2）运算后，我们不能急着用除法去实现均值的运算。记住，能用移位替换的，绝对不用乘除法来实现。这里8个像素，即除以8，可以方便的用右移动3Bit来实现。不过这里更方便的办法是，直接提取mean_value4[10:3]。

这一步我们不单独作为一个Step，而是直接作为结果输出。分析前面的运算，总共耗费了2个时钟，因此需要将行场信号、像素读取信号偏移2个时钟，同时像素时钟，根据行信号使能，直接读取mean_value4[10:3]，如下所示：

这样，我们便得到了运算后的时序，实现了均值滤波算法。

最后，在Video_Image_Processor顶层文件中例化Gray_Mean_Filter算法模块，完成算法的添加。

最后直接将生成的post_img_Y输入给24Bit的DDR控制器即可。

审核编辑：刘清