HDL

基于RR的多路分发调用

在SpinalHDL代码中,StreamArbiter提供了完善的多入一出的调度机制。里面可能应用的较多的是Round Robin调度。

2023-04-15 标签：HDLFIFO存储 330 0

FPGA有哪些优质的带源码的IP开源网站?

Opencores是一个开源的数字电路设计社区，它提供了免费的开源IP（知识产权）核心，让工程师和爱好者们可以使用这些IP核心来构建自己的数字电路设计。...

2023-04-03 标签：fpgaVerilogHDL 301 0

在SpinalHDL中如何将ROM的初始化放置在RTL文件中？

在默认情况下，SpinalHDL在生成代码时会同时生成一个bin文件及一个RTL代码文件。在RTL代码中，会通过readmemb函数来载入初始化内容

2023-04-01 标签：ROMHDLRTL 89 0

为什么在Verilog HDL设计中一定要用同步而不能用异步时序逻辑？

同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(pose...

2023-03-29 标签：逻辑电路VerilogHDL 96 0

逻辑综合在整个IC设计流程RTL2GDS中的位置

根据摩尔定律的发展，晶体管的Poly的最小栅极长度已经到达了1nm甚至更小，集成电路的规模越 来越大，集成度越来越高。

2023-03-27 标签：IC设计EDA工具HDL 381 0

ChatGPT能否帮助FPGA设计弥补能力的缺失呢？

科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注，ChatGPT是由 OpenAI 提出的大型预训练语言模...

2023-03-25 标签：FPGA设计HDLOpenAI 942 0

FPGA的原理与结构 如何快速上手Verilog HDL?

FPGA的原理是基于SRAM的查找表结构。通俗的讲就是：可以将FPGA看做是一片SRAM，利用开发工具软件计算出所有的输入组合排列对应的输出结果，然后将...

2023-03-24 标签：fpgaVerilogHDL 87 0

FPGA设计与DSP有何不同

FPGA侧重于设计具有某个功能的硬件电路，内部资源是VersaTiles（Actel FPGA）之类的微小单元，FPGA的内部单元初始在编程前都是使用的...

2023-03-21 标签：dspfpgaHDL 98 0

FPGA入门之FPGA 开发流程

FPGA 的设计流程就是利用 EDA 开发软件和编程工具对 FPGA 芯片进行开发的过程。原理图和HDL(Hardware description la...

2023-03-21 标签：fpga芯片eda 96 0

Verilog HDL之步进电机驱动控制

步进电机的用途还是非常广泛的，目前打印机，绘图仪，机器人等等设备都以步进电机为动力核心。那么，下面我们就了解下什么是步进电机，它是怎么控制的。

2023-03-17 标签：电动机步进电机Verilog 112 0

FPGA设计的经验技巧和基本知识

反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思...

2022-11-17 标签：fpgaHDL 319 0

Verilog HDL高级数字设计

第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最...

2022-11-03 标签：VerilogHDL编译器 1030 0

FPGA开发流程的物理含义和实现目标

从图1 FPGA开发流程中的主干线上分离出第一步设计输入横向环节，并做了进一步的细节的处理，如图2，从图上看到，设计输入方式有三种形式，有IP核、原理图...

2022-09-20 标签：fpgaASIC设计HDL 449 0

推荐一款网页版的Verilog代码编辑仿真验证平台

打开后的界面如下图所示，全英文显示。如果感觉自己的英文水平欠佳，可以使用谷歌浏览器打开该网页，并选择在线翻译功能，翻译的正确率还是很高的。

2022-09-19 标签：fpgaVerilogHDL 3418 0

使用Verilog/SystemVerilog硬件描述语言 (HDL) 练习数字硬件设计

给出了一个可以做16bit加法的模块add16，实例化两个add16以达到32bit加法的。

2022-09-15 标签：VerilogHDL加法器 577 0

基于硬件描述语言HDL的FPGA开发

基于硬件描述语言HDL，抽象出HLS（High-Level Synthesis)（翻译为高层次综合？怎么听起来都沉得别扭）威廉希尔官方网站 ，通过高层设计去隐藏很多底...

2022-09-05 标签：fpgaasicHDL 469 0

FPGA布线为什么会拥塞呢？如何解决呢

此类问题是FPGA设计实现中比较棘手的问题，Xilinx针对7系列及以后的UltraScale/UltraScale+等，提出了UltraFast设计方...

2022-08-25 标签：fpgaHDLCLB 601 0

Verilog基础知识

对于Verilog描述初学者来说，最难的莫过于编写测试代码并判断自己写的是否正确。在这里我推荐一个HDL描述练习网站，这个网站上的练习题无需自己编写测试...

2022-08-03 标签：VerilogHDL代码 317 0